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Digital-IDE 简介
这是一款 vscode 中 FPGA 与 ASIC 开发辅助插件，提供代码片段补全高亮、快速仿真、模块树、Netlist查看器等常用功能，具体内容详见官方文档。
简洁版快速上手开发流程
DIDE部分
- 打开项目文件夹，创建 property.json 文件（ctrl + shift + p），也可以修改默认的 property.json 配置文件模板。
- 在文件中编辑项目基本信息（以 ZYNQ7020 为例），使用插件默认项目结构即可。”device”
- 用户源文件存放在 user目录，Xilinx 工程文件存放在 prj 目录。通过点击模块顶部行间字符，可以使用Netlist查看器和仿真功能
（请注意：仿真目前仅支持 iverilog 11及以下版本，更高版本可能出现问题）（新版本目前已经修复该问题）。
- 在插件的模块树视图界面中寻找并点击 Launch 按钮来启动 Vivado TCL，或者也可以选择直接启动 Vivado 的图形用户界面（GUI）来进行块设计（Block Design，简称 bd）等相关的设计操作。通过这两种方式，Vivado 项目工程将会自动创建，你都可以开始进行具体的硬件设计工作。
- 也可以导入标准 xilinx 工程，自动转换为 DIED 标准文件结构，可在模块树中直接进行构建项目的操作。
这样，可在Vivado&Vitis 中进行项目管理，图形化界面操作，DIDE 中进行代码编写与格式化，文件管理，快速仿真等操作。
特别注意！！（0.4.0 版本）
使用 DIDE 创建项目结构后，下次再打开 vivado 工程时请直接双击 .xpr 文件打开工程项目，使用 Launch, GUI, Exit 等通用操作接口会使插件更改 .xpr 工程配置文件，且移动部分设计资源路径，将会使 vivado 工程无法读取部分资源！！！
若想减少此方面的麻烦，可以使用 vivado 创建原生工程，用vsc 打开项目文件夹，配合插件进行代码编写，不要使用插件相关通用接口；
或者手动将无法读取的 BD 资源手动添加到工程项目中。
快速上手方案（推荐）
- 使用 vivado 创建原生工程项目。
- 进入项目文件夹，右键，通过 Code 打开界面
- 在 vsc 中配合插件进行代码编写，若需添加设计资源（RTL 源文件、测试平台、bd设计、ip核等）请在 vivado GUI 界面进行添加，编译运行均在 vivado & vitis 集成开发环境完成。插件的模块树仍可以使用，并进行快速仿真波形查看以及 Netlist 查看。
- Author:Hyacimond
- URL:http://hyacimond.top/IC/dide
- Copyright:All articles in this blog, except for special statements, adopt BY-NC-SA agreement. Please indicate the source!
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